近日，代号为Arrow Lake的酷睿Ultra 200S系列处理器正式发布，其内部架构细节也随之曝光。这款产品的核心布局、工艺制程以及各部分面积都首次清晰呈现。
Arrow Lake采用了chiplet（芯粒）架构设计，整体分为四个主要模块，均由台积电代工制造。这也是该系列产品首次几乎完全依赖外部代工完成制造流程。
Compute Tile（计算模块）：
采用台积电N3B 3nm工艺，模块面积为117.241平方毫米。
GPU Tile（核显模块）：
基于台积电N5P 5nm工艺打造，面积23平方毫米。
SoC Tile（系统单元模块）：
使用台积电N6 6nm工艺，模块面积为86.648平方毫米。
IO Tile（输入输出模块）：
同样采用台积电N6 6nm工艺，面积为24.475平方毫米。
此外，在芯片角落还设有两个填充模块，主要用于结构支撑和封装适配，面积分别为2.5平方毫米和17.47平方毫米。
所有模块均搭载在一块基板上，也就是中介层，它由Intel 16工艺制造而成，是对原有22FFL 22nm技术的升级版本（P1227.1B），面积达到302.994平方毫米。
在计算模块中，可以看到八个性能核心（P核）与十六个能效核心（E核）的布局。E核被划分为四个集群，与P核交替排列，并通过中央的环形总线（Ring Agent）连接。每个P核拥有3MB二级缓存，每组四个E核共享4MB二级缓存，该部分又被分为1.5MB、1.5MB和1MB三段，总计40MB。三级缓存方面，每个P核与每组E核分别拥有3MB，总计36MB。
核显模块的设计延续了此前Meteor Lake上的方案，仍配备四个Alchemist架构的Xe-LPG核心，每个核心内建八组Dual-XVE计算引擎，并配有不同规模的一级与二级缓存。
SoC模块包含多个关键组件，如第三代NPU引擎、DDR5内存控制器、媒体与显示引擎、USB控制器，以及支持PCIe 5.0 x4/x12的物理层接口。
而IO模块功能相对简洁，主要提供对雷电4及多种PCIe接口的支持，包括两组PCIe 5.0 x4物理层及其缓冲单元、一组PCIe 4.0 x8物理层，以及用于雷电4、显示输出等应用的相关物理层设计。
台积电酷睿
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